三星发布3纳米路线图,半导体工艺的物理极限即将到来?

资料来源:陈炳新公开号码“中国电子新闻”的内容,谢谢 最近,三星电子发布了3纳米技术路线图,在3纳米节点上再次与TSMC竞争。 3纳米以下的过程一直被认为是摩尔定律最终失败的节点。随着晶体管的收缩,它将满足物理极限测试。 然而,TSMC和三星电子先后宣布推广3n工艺,这意味着半导体工艺的物理极限将很快受到挑战。 未来,半导体技术的发展道路将受到关注。 三星计划在2021年大规模生产3nmGAA工艺。三星电子将在最近举行的“三星基础论坛2019”上发布新一代3纳米全方位工艺。 三星预计将在2021年大规模生产3纳米GAA工艺。 据托木斯硬件网站报道,三星晶圆代工业务市场副总裁瑞安·尚云丽(RyanSanghyunLee)表示,三星自2002年以来一直在开发GAA技术。利用纳米芯片设备制造了多桥通道器件。该技术可以显著提高晶体管性能,从而实现3n工艺的制造。 如果将3纳米工艺与新大规模生产的7纳米场效应晶体管相比较,芯片面积可减少约45%,功耗可减少50%,性能可提高35% 当天活动中,三星电子向半导体设计公司发送了3纳米工程设计包,分享了人工智能、5G移动通信、无人驾驶、物联网等创新应用的核心半导体技术。 相关数据显示,目前,14/16纳米及以下的大部分工艺采用三维结构,即鳍状场效应晶体管(FinFET)。在这种结构中,晶体管的内部沟道由栅极建立和包围,栅极以鱼形鳍命名。因此,栅极偏置可以有效地控制沟道电势,从而改善开关特性 然而,FinFET经历了两代14/16纳米和7/10纳米工艺。在不断提高转速后,前一过程已接近物理极限。如果它继续收缩,它将在改善电性能和晶体管结构方面遇到许多问题。 因此,学术界早就提出,5纳米以下的工艺需要一种“环绕栅极”(surround gate)结构,即在砷化镓(GAA)中,已经被栅极三面环绕的鳍场效应晶体管(FinFET)中的沟道将被栅极四面环绕。预计这种结构将获得更好的电源和开关特性。 只要静电控制能力增加,栅极长度的减小可以继续,摩尔定律可以更新。 这一次,三星电子将在其3纳米工艺中使用砷化镓技术(GAA technology),引入MBCFET,确保3纳米的实现。 不过,三星电子也表示,3n工艺门三维结构的实现仍需要一系列工程技术创新,如图案开发、蒸发、蚀刻等。为了降低寄生电容,替代铜的钴和钌等新材料也需要一些时间。 TSMC和三星也在积极推进3n工艺 2018年,TSMC宣布计划投资6000亿新台币建造一座3纳米的工厂,希望在2020年开始建设,并在2022年底开始大规模生产。 日前,有报道称,TSMC的3n工艺技术已经进入实验阶段,在砷化镓技术上取得了新的突破。 4月18日,TSMC在第一季度财务报表会议上指出,其3n技术已经进入全面发展阶段。 在ICCAD2018上,TSMC副总经理陈平强调,从1987年开始的3μm工艺到目前的7nm工艺,逻辑器件的小型化技术尚未达到极致,并将继续扩展。 他还透露,TSMC最新的5纳米技术已经成功开发出来,并将于明年进入市场,同时更高层次的3纳米技术的开发还在继续。 事实上,TSMC和三星电子一直在先进技术上竞争。 去年,TSMC在大规模生产中生产了一种7纳米的工艺。今年,TSMC计划生产使用EUV光刻技术的第二代7纳米工艺(N7+),并将在2020年转向5纳米 据悉,TSMC已经开始在其Fab18工厂进行风险试产,并将于2020年第二季度开始商业生产。 三星电子去年也发布了技术路线图,比TSMC更激进。 三星电子计划直接进入EUV光刻时代。去年,它计划大规模生产7纳米紫外工艺,随后是5纳米工艺。 3n是这两家公司在这一过程竞争中的最新竞争。 根据上述消息,三星将比TSMC早一年引进3m技术 然而,谁会赢还不确定。 摩尔定律的终结会到来吗?虽然TSMC和三星电子已经开始讨论3n技术的开发和生产,但TSMC、三星电子或英特尔都没有提及3n之后的硅基半导体工艺路线图 这是因为在集成电路加工的线宽达到3纳米后,它将进入介观物理的范畴。 数据表明,中尺度材料一方面含有一定量的粒子,不能仅靠薛定谔方程求解;另一方面,粒子的数量不足以忽略统计定位 这使得集成电路技术的进一步发展遇到许多物理障碍。 此外,由泄漏电流增加引起的功耗问题也难以解决。 那么,3m或更少真的会成为物理极限吗,摩尔定律会到此为止吗?事实上,在过去几十年的半导体工业发展中,该行业遇到了许多所谓的工艺极限问题,但这些技术瓶颈却被人们一再打破。 近日,有报道称,IMEC和光刻机霸主ASML计划成立一个联合研究实验室,在后3n节点共同探索纳米级元件制造蓝图。 双方的合作将分为两个阶段:第一阶段是开发并加速将极紫外(EUV)技术引入大规模生产,包括最新EUV设备的准备;第二阶段将共同探索下一代高数值孔径(NA)的EUV技术潜力,以便能够制造更小的纳米级器件,并在3n之后推进半导体小型化进程。 然而,衡量摩尔定律发展的因素绝不仅仅是技术。经济因素始终是公司必须考虑的焦点。 从3纳米工艺的开发成本来看,至少要花费40亿到50亿美元,一个4万个晶圆厂的月成本将达到150亿到200亿美元。 如前所述,TSMC计划投资新台币6000亿元,约合190亿美元,投资3000万元 此外,设计成本也是一个问题。 根据半导体市场监管机构国际商务战略(IBS)的分析,28纳米芯片的平均设计成本为5130美元,而使用FinFET技术的7纳米芯片的设计成本为2.978亿美元,3纳米芯片工程的设计成本将达到4亿至15亿美元。 图形处理器和其他具有相对较高设计复杂性的芯片具有最高的设计成本 半导体芯片的设计成本包括知识产权、架构、检验、物理验证、软件、试生产等。 因此,业内有声音质疑是否真的有可能在3纳米甚至2纳米找到一种经济有效的商业模式。*免责声明:这篇文章最初是作者写的 这篇文章的内容是作者的个人观点。重印半导体行业观察只是为了传达不同的观点。这并不意味着半导体行业观察同意或支持这一观点。如果您有任何异议,请联系半导体行业观察。

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